Por favor, use este identificador para citar o enlazar este ítem: http://repositorio.udec.cl/jspui/handle/11594/6204
Registro completo de metadatos
Campo DC Valor Lengua/Idioma
dc.contributor.advisorFigueroa Toro, Miguel Ernesto; supervisor de gradoes
dc.contributor.advisorCarvajal Barrera, Gonzalo Andrés; supervisor de gradoes
dc.contributor.authorPérez Cerdeira, Ignacio Jesúses
dc.date.accessioned2021-06-02T14:00:41Z-
dc.date.available2021-06-02T14:00:41Z-
dc.date.issued2021-
dc.identifier.urihttp://repositorio.udec.cl/jspui/handle/11594/6204-
dc.descriptionTesis para optar al grado de Magíster en Ciencias de la Ingeniería con mención en Ingeniería Eléctrica.es
dc.description.abstractGracias a su alta precisión para clasificar objetos en imágenes, las redes neuronales con volucionales (CNN) son una herramienta muy relevante en la visión computacional. Este tipo de red neuronal utiliza capas convolucionales para extraer características de las imágenes y las clasifica por medio de capas de clasificación. Típicamente, el proceso de reconocimiento, llamado inferencia, es aplicado en unidades centrales de procesamiento (CPU) o unidades de procesamiento gráfico (GPU), pero debido al alto paralelismo de estas últimas, las GPUs muestran un mejor desempeño. Aun así, su alto consumo de potencia dificulta la implementación de estas plataformas en dispositivos móviles. Por esto, una alternativa para solucionar este problema es diseñar arquitecturas hardware en sistemas dedicados, como arreglos de compuertas programables (FPGA), que permiten reducir el consumo de potencia y acelerar la inferencia. Debido a esto, en este trabajo diseñamos una arquitectura heterogénea para realizar la inferencia de la CNN MobileNet V2 sobre hardware dedicado. Esta arquitectura utiliza una CPU y memoria embebida para controlar y almacenar datos del proceso, y un acelerador hardware sintetizado en la lógica programable de un FPGA para disminuir los tiempos de inferencia. Para reducir la cantidad de operaciones y datos en la FPGA, utilizamos técnicas de loop tiling, pruning y cuantización. Implementamos la arquitectura sobre la plataforma Xilinx Zynq Ultrascale+, utilizando la CPU ARM Cortex-A53 como controlador, una memoria DDR4 de 2GB para almacenar datos y la FPGA XCZU7EV para sintetizar cuatro elementos de procesamiento que permiten la inferencia en paralelo. Nuestra implementación puede inferir una imagen de la base de datos ImageNet de 224×224 píxeles en 220ms, utilizando 532 bloques de RAM (BRAM), 24 RAMs de UltraScale (URAM) y 340 procesadores digitales de señales (DSP) del FPGA, y consumiendo 7.34W de potencia. Comparada con una implementación software sobre una GPU y CPU, nuestro diseño es 10.18 veces más lento que la GPU y tiene un frame-rate similar a la CPU, pero consume 29.23 y 12.93 veces menos potencia que estos dispositivos respectivamentees
dc.language.isospaes
dc.publisherUniversidad de Concepción.es
dc.rightsCreative Commoms CC BY NC ND 4.0 internacional (Atribución-NoComercial-SinDerivadas 4.0 Internacional)-
dc.rights.urihttps://creativecommons.org/licenses/by-nc-nd/4.0/deed.es-
dc.subjectMosaico de Bucle (Ciencia de la Computación)es
dc.subjectConvoluciones (Matemáticas)es
dc.subjectArquitectura de Redes de Computadoreses
dc.subjectIndustria, Innovación e Infraestructuraes
dc.titleAceleración hardware para inferencia en redes neuronales convolucionales.es
dc.typeTesises
dc.description.facultadDepartamento de Ingeniería Eléctricaes
dc.description.departamentoDepartamento de Ingeniería Eléctrica.es
Aparece en las colecciones: Ingeniería Eléctrica - Tesis Magister

Ficheros en este ítem:
Fichero Descripción Tamaño Formato  
TESIS ACELERACION HARDWARE PARA INFERENCIA EN REDES .Image.Marked.pdf3,13 MBAdobe PDFVista previa
Visualizar/Abrir


Este ítem está sujeto a una licencia Creative Commons Licencia Creative Commons Creative Commons